フラッシュメモリデバイスでの電力供給及びシステム

专利摘要:
フラッシュメモリデバイスでの電力供給が開示される。フラッシュメモリデバイスの第１部分は、データを記憶する不揮発性メモリを有する。フラッシュメモリデバイスの第２部分は、少なくとも第１ポンプ回路及び第２ポンプ回路を有する。第１ポンプ回路は第１電圧を受け、その出力で、第１電圧レベルより高い第２電圧レベルにある第２電圧を生成する。第２ポンプ回路は第１ポンプ回路の出力に結合された入力を有し、第１電圧より大きい電圧から高めるよう第１ポンプ回路を協働して用いて、第２電圧レベルより高い第３電圧レベルにある第３電圧を生成する。
公开号:JP2011511392A
申请号:JP2010544541
申请日:2009-01-21
公开日:2011-04-07
发明作者:キム，ジン−キ；パイエオン，ホン，ビオム
申请人:モーセッド・テクノロジーズ・インコーポレイテッドＭｏｓａｉｄ Ｔｅｃｈｎｏｌｏｇｉｅｓ １ｎｃｏｒｐｏｒａｔｅｄ；
IPC主号:G11C16-06

专利说明:

[0001] フラッシュメモリは、例えばデジタルカメラや携帯型デジタル音楽プレーヤー等の民生電子機器のための大容量記憶装置としての広範な使用において一般的に用いられているタイプの不揮発性メモリである。プロセス技術がセルサイズを縮小するにつれて、このようなメモリにとって重大な課題はメモリの密度である。セルアレイからより高いセル効率を達成するために、周辺ブロックサイズが最適化されてよい。これに関連して、多様な電圧発生器を有する電力供給の明らかな必要性が課題である。当業者には当然に、フラッシュメモリの電力供給発生器は、メモリの動作状態に従って異なった電圧レベルを生成する。また、ソース電圧からより高い供給電圧を生成することは、ソース電圧（通常、ＶＤＤと呼ばれる。）から高供給電圧へと高めるべくポンプ回路を必要とする。幾つかの例で、ＶＤＤは約１．５Ｖ、又は有意にそれより小さい。]
[0002] 単一の電力供給電圧から１より多いより高い電圧レベルを生成する既存の方法に１つは、固定数の段を有するチャージポンプ回路を用いて電圧レベルを生成することである。他の電圧レベルは、単一のチャージポンプとともに分圧器回路網を用いて供給され得る。このアプローチの欠点は、電力が分圧器回路網で浪費されることである。他の欠点は、固定数の段の使用により、他の電力供給電圧に適応するために１つの電力供給電圧での性能が犠牲にされることである。上記の欠点とともに、各電力供給電圧は、動作状態に基づいて異なった電流駆動能力を有し、そのようなものとして、当業者には明らかなように、分圧器に基づく電力供給発生アプローチはフラッシュメモリとの関連で適さない。]
[0003] ２又はそれ以上の電力供給発生を提供する他のアプローチは、図１に示されるような１よりも多いポンプ回路の間での１よりも多い電気スイッチの使用による。図１は、複数段１０４〜１０７を有するチャージポンプ回路１００を表す図である。明らかなように、表されるアプローチの主たる目的は、同じ出力１００から２又はそれ以上の電圧レベルを取り出すことである。スイッチ１１２及び１１４のうちどれがオンされるかを制御することによって、Ｖｏｕｔ電圧レベルは、ポンプ段対１０４、１０５からの昇圧電圧が、ポンプ段対１０６、１０７からの昇圧電圧に、対同士の直列結合によって、加えられるかどうかに依存して変化しうる。出力電流も、スイッチ１１２及び１１４を用いて変化しうる。具体的に、スイッチ１０２及び１０４が両方ともオフされる場合は、ポンプ段対１０４、１０５のみが出力１１０を通じて出力電流を供給する。スイッチ１１２がオフであり、スイッチ１１４がオンである場合は、ポンプ段対の並列結合が存在し、両ポンプ段対は出力１１０を通じて出力電流を供給する。] 図１
[0004] 例えばフラッシュメモリデバイスのような不揮発性メモリで図１のアプローチを適用しようとする場合について考える。直面されるであろう問題は、出力１１０でのＶｏｕｔがフラッシュメモリで２又はそれ以上の電力供給レベルを生成するために用いられるべき場合に、異なる場所で使用される２つの異なる電圧レベルの間にコモン接続があることである。例えば、電力供給電圧レベルＶｐｇｍ及びＶｅｒａｓｅは夫々、選択されたセルのゲートと基板とに接続される。故に、単一出力（Ｖｏｕｔ）から電圧レベルを電気的に切り替えるために、何らかのスイッチが出力１１０とＶｐｇｍ及びＶｅｒａｓｅ電圧ノードとの間に配置される必要がある。このようなスイッチ制御は、高められた電圧をスイッチからの閾値電圧損失を伴うことなく伝えるよう、他の局所昇圧を要しうる。このように、図１のアプローチは、１より多い電圧発生のための信頼できる解決法ではない。] 図１
[0005] 従って、フラッシュメモリで２又はそれ以上の電圧レベルを生成するための改善された方法が産業界で必要とされている。]
発明が解決しようとする課題

[0006] 本発明の目的は、改善された不揮発性メモリデバイスを提供することである。]
課題を解決するための手段

[0007] 本発明の一態様に従って、第１電圧レベルにある第１電圧をデバイス内で供給するよう構成されるデバイスが提供される。当該デバイスは、データを記憶する不揮発性メモリを有する第１部分を有する。第２部分は、少なくとも第１ポンプ回路及び第２ポンプ回路を有する。前記第２部分は周辺回路部（peripheral circuit section）である。前記第１ポンプ回路は、前記第１電圧を受け、当該第１ポンプ回路の出力で、前記第１電圧レベルより高い第２電圧レベルにある第２電圧を生成する。前記第２電圧は、前記不揮発性メモリに関連する第１タイプのメモリ動作を実行するのに必要とされる。前記第２ポンプ回路は、前記第１ポンプ回路に結合される入力を有し、前記第１電圧より大きい電圧から高めるよう前記第１ポンプ回路を協働して用いて、前記第２電圧レベルより高い第３電圧レベルにある第３電圧を生成する。前記第３電圧は、前記不揮発性メモリに関連する第２タイプのメモリ動作を実行するのに必要とされる。]
[0008] 本発明の他の態様に従って、第１電圧レベルにある第１電圧より高い電圧を生成するシステムが提供される。当該システムは、第１トランジスタ・チェーン回路を有し、該第１チェーン回路の端部で前記第１電圧を受け、前記第１電圧レベルより高い第２電圧レベルにある第２電圧を前記第１チェーン回路の反対の端部で生成する第１チャージポンプ回路を有する。第２チャージポンプ回路は、第２トランジスタ・チェーン回路を有し、該第２チェーン回路の端部で、第３電圧レベルにある第３電圧を受ける。前記第３電圧レベルは、前記第２電圧より小さい少なくも１つのトランジスタ閾値電圧（Ｖｔｎ）である。前記第２チャージポンプ回路は、前記第２チェーン回路の反対の端部で、前記第２電圧レベルより高い第４電圧レベルにある第４電圧を生成する。レベルシフタは、レベルシフトされた電圧を出力する出力を有する。スイッチは、前記レベルシフタの前記出力に結合される制御電極を有する。前記スイッチは、前記レベルシフトされた電圧に基づいて、前記第１チャージポンプ回路の出力が前記第２チャージポンプ回路の入力と通じるかどうかを制御する。]
[0009] 本発明の更なる態様に従って、データを記憶する不揮発性メモリを有する第１部分と、少なくとも第１ポンプ回路及び第２ポンプ回路を有する第２部分とを有するデバイスで電圧を生成する方法が提供される。当該方法は、前記デバイス内で、第１電圧レベルにある第１電圧を前記第１ポンプ回路に供給するステップを有する。当該方法は、更に、前記第１ポンプ回路の出力で、前記第１電圧レベルより高い第２電圧レベルにある第２電圧を生成するステップを有する。前記第２電圧は、前記不揮発性メモリに関連する第１タイプのメモリ動作を実行するのに必要とされる。当該方法は、更に、前記第１電圧より大きい電圧から高めるよう前記第１ポンプ回路を協働して用いることによって、前記第２ポンプ回路の出力で第３電圧を生成するステップを有する。前記第３電圧は、前記第２電圧レベルより高い第３電圧レベルにある。前記第３電圧は、前記不揮発性メモリに関連する第２タイプのメモリ動作を実行するのに必要とされる。]
[0010] このようにして、改善された不揮発性メモリが提供された。]
図面の簡単な説明

[0011] 先行技術に従う多段チャージポンプのブロック図である。
実施例に従うチャージポンプシステムの第１部分のブロック図である。
実施例に従うチャージポンプシステムの第２部分のブロック図である。
図２Ａ及び２Ｂのチャージポンプシステムの幾つかの例で用いられる多数のシステム構成要素の詳細な回路図である。
図３に示されるシステム構成要素を示すとともに、更に、ＶｒｅａｄからＶｒｅａｄ７を生成するポンプ回路を示す詳細な回路図である。
図２Ａ及び２Ｂに示されるシステムブロックの幾つかについての更なる詳細例を示すブロック図である。
チャージポンプシステムの第２部分についての、図２Ｂのブロック図より詳細なブロック図である。
チャージポンプシステムの第１部分についての、図２Ａのブロック図より詳細なブロック図である。
図６−７に示されるチャージポンプシステムの実施例内で生成される信号の波形のタイミング図の例である。
図６−７に示されるチャージポンプシステムの実施例内で生成される信号の波形のタイミング図の例である。
図６−７に示されるチャージポンプシステムの実施例内で生成される信号の波形のタイミング図の例である。
実施例に従うフラッシュメモリシステムのブロック図である。] 図２Ａ 図２Ｂ 図３ 図６
実施例

[0012] 以下、一例として、添付の図面を参照する。]
[0013] 同じ参照番号は、同じ構成要素を表すために異なる図で使用されている。]
[0014] ここで使用される特定の用語／表現は、具体的な意味を有する。]
[0015] ここで使用される「導電電極（current carrying electrode）」は、例えば、電界効果トランジスタ（ＦＦＴ）のドレイン若しくはソース、又はバイポーラ接合トランジスタ（ＢＪＴ）のコレクタ若しくはエミッタ等の、電流を導くトランジスタの電極を意味する。]
[0016] ここで使用される「制御電極（control electrode）」は、例えば、ＦＥＴのゲート又はＢＪＴのベース等の、制御機能を有するトランジスタの電極を意味する。]
[0017] フラッシュメモリデバイスの周辺回路領域は、単一の電力供給電圧から多数の高電圧を生成する回路を有する。これらの高電圧レベルを生成するために、当業者には明らかなように、周辺回路領域は、通常、固定数の段を夫々備える多数のチャージポンプ回路を有する。]
[0018] ここで、図２Ａを参照する。図２Ａには、実施例に従うチャージポンプシステムの第１部分２００が示されている。表されるチャージポンプシステムの部分２００は、３つのポンプ回路２０５〜２０７（ブロックの上の内向き矢印よって示されるように、発振器がそれらを制御する。）と、２つのレギュレータ回路２１０〜２１１とを有する。これらのシステム構成要素については、後で、より詳細に記載する。しかし、ここで束の間機能に注意を向ける目的で、ポンプ回路２０５は電圧Ｖｒｅａｄを供給し、ポンプ回路２０６は電圧Ｖｒｅａｄ７を供給し、ポンプ回路２０７は電圧Ｖｐａｓｓを供給することが知られる。また、レギュレータ回路２１０は電圧Ｖｒｅａｄを調整し、レギュレータ回路２１１は電圧Ｖｐａｓｓを調整する。] 図２Ａ
[0019] ここで、図２Ｂを参照する。図２Ｂには、上記のチャージポンプシステムの第２部分２５０が示されている。本開示の便宜上、より高い電圧を供給する部分として第２部分２５０を見なすとともに、同じように、より低い電圧を供給する部分として第１部分２００を見なすことが好都合である。これは、表されている第２部分２５０が、少なくとも幾つかの例ではシステムの第１部分によって供給される３つの電圧より高い電圧である電圧Ｖｐｇｍ及びＶｅｒａｓｅを供給するためである。一例で、Ｖｅｒａｓｅは約２０．０Ｖであり、Ｖｐｇｍはおおよそ１２．０Ｖから１８．０Ｖの範囲であり、システムの第１部分によって供給される残り３つの電圧は全てＶｅｒａｓｅ及びＶｐｇｍより低い。なお、当然に、Ｖｅｒａｓｅ及びＶｐｇｍは例によって異なってよい。] 図２Ｂ
[0020] 表される第２部分２５０は、２つのポンプ回路２６５〜２６６（ブロックの上の内向き矢印によって示されるように、発振器がそれらを制御する。）と、２つのレギュレータ回路２７０〜２７１とを有する。これらのシステム構成要素については、後で、より詳細に記載する。しかし、ここで束の間機能に注意を向ける目的で、ポンプ回路２６５は電圧Ｖｐｇｍを供給し、ポンプ回路２６６は電圧Ｖｅｒａｓｅを供給することが知られる。また、レギュレータ回路２７０は電圧Ｖｐｇｍを調整し、レギュレータ回路２７１は電圧Ｖｅｒａｓｅを調整する。]
[0021] フラッシュデバイスの異なる動作は異なる電圧を必要とする。例えば、ページ読出動作は電圧Ｖｒｅａｄ及びＶｒｅａｄ７を必要としてよい。図２Ａ及び２Ｂのチャージポンプシステムに関して、これらの電圧を得ることは、ポンプ回路２０５及び２０６を制御する発振器の起動を意味する。他の例として、ページプログラム動作は電圧Ｖｐａｓｓ及びＶｐｇｍを必要としてよい。図２Ａ及び２Ｂのチャージポンプシステムに関して、これらの電圧を得ることは、ポンプ回路２０５、２０７及び２６５を制御する発振器の起動を意味する。更なる他の例として、消去動作は電圧Ｖｅｒａｓｅを必要としてよい。図２Ａ及び２Ｂのチャージポンプシステムに関して、この電圧を得ることは、ポンプ回路２６５及び２６６を制御する発振器の起動を意味する。] 図２Ａ
[0022] 図２Ａ及び２Ｂの実施例は、メモリの内部電力供給が同時に生成され、且つ、１の動作が発行される場合に同時に使用される必要がないというフラッシュの特徴に依存する。このことは、使用されるポンプ段への未使用のポンプ段の電気的な接続を可能にし、その電気的な接続を経由してより高い電圧レベルを生成する。各電圧レベルは、共通接続、共通出力ポート態様での使用が回避され得るように、一意の値を有してよい。] 図２Ａ
[0023] 当然に、表される実施例に関して、Ｖｒｅａｄ及びＶｐｇｍの電圧レベルは、ページプログラム及び消去に係る発行されるフラッシュメモリ動作に悪影響を及ぼすことなく高められ得る。当業者に明らかなように、Ｖｒｅａｄ及びＶｐｇｍの高められた電圧レベルは、フラッシュメモリのデコーディング・スキームにより、いずれの選択されているセルのゲートにも伝えられない。]
[0024] ここで、実施例に従うチャージポンプシステムについて、以下の簡単化された回路図に係る記載により、限定されない更なる詳細において論じる。図３の最初に与えられる詳細な回路を参照する。図３には、３つのチャージポンプシステム構成要素が示されている。具体的に、ポンプ回路３０２、レギュレータ回路３０４及び発振器回路３０８が示されている。幾つかの例で、図２Ａ及び２Ｂのポンプ回路２０５及び２６５は、示されているポンプ回路３０２として実施される。また、かかる例で、図２Ａ及び２Ｂのレギュレータ回路２１０、２１１及び２７１は、示されているレギュレータ回路３０４として実施される。] 図２Ａ 図３
[0025] 依然として図３を参照して、表されているポンプ回路３０２（時々、ディクソン・チャージポンプ（Dickson charge pump）と呼ばれる。）は、互いにソース−ドレイン間で接続されている複数のＮＭＯＳトランジスタ３１２とともに、ポンプ回路３０２の出力に電気的に接続されているトランジスタ（スイッチ）のチェーン回路の一端にあるＦＥＴソース３１３と、ＶＤＤとＦＥＴドレイン３１４との間で順方向バイアスダイオード構成をとるＮＭＯＳトランジスタ３１６のソース３１５に電気的に接続されているＦＥＴドレイン３１４とを有する。表されるポンプ回路３０２は、更に、第１の多数のキャパシタ３１７（表される例では３つであるが、他の例では、キャパシタの数は何らかの他の適切な数であってよい。）と、第２の同数のキャパシタ３２０とを有する。発振信号（ＯＳＣ）は、バッファ３２６を介してキャパシタ３１７の第１端子に供給され、同様に、ＯＳＣの相補体（／ＯＳＣ）は、バッファ３２８を介してキャパシタ３２０の第１端子に供給される。キャパシタ３１７及び３２０の他方の端子の夫々は、ＮＭＯＳトランジスタ３１２のゲートの異なる１つに接続されている。] 図３
[0026] 動作において、スイッチ・チェーン回路におけるスイッチ間のノードでの電圧は各ポンピング・サイクル後にリセットされず、これにより、平均ノード電圧ポテンシャル（例えば、スイッチ・チェーン回路における１のスイッチとその次のスイッチとの間のノードの電圧）は、電圧Ｖｏｕｔを生成するようスイッチ・チェーン回路の入力から出力へと漸次増大する。この動作は、原理上は、しばしばＭＯＳ集積回路で電圧を高めるために使用される周知の「ブートストラップ」技術と同じである。]
[0027] 上述されたように、図３には、ポンプ回路３０２に加えて、レギュレータ回路３０４が表されている。電圧レギュレータは、それ自体当業者によく知られており、通常は、比較的大きいリップル成分を含む電圧を入力として受け取るにも関わらず可能な限り一定である出力電圧を供給する機能を有する。] 図３
[0028] 表されるレギュレータ回路３０４は、演算増幅器３４０と、２つのＮＭＯＳトランジスタ３４２及び３４６と、抵抗素子３５０及び３５４から成る第１分圧器と、抵抗素子３５８、３６２及び３６６から成る第２分圧器とを有する。第１分圧器の第１端部はポンプ回路３０２の出力に電気的に接続されている。第１分圧器の他の端部はＮＭＯＳトランジスタ３４２のドレインに電気的に接続されている。ノード３７０は抵抗素子３５０及び３５４の間にあり、これらの抵抗素子は、ノード３７０を介して演算増幅器３４０の反転入力に電気的に接続されている端子を有する。ノード３７２は抵抗素子３５８及び３６２の間にあり、これらの抵抗素子は、ノード３７２を介して演算増幅器３４０の非反転入力に電気的に接続されている端子を有する。ＮＭＯＳトランジスタ３４２及び３４６に対して、信号Ｏｐ＿ｅｎがそれら両方のゲートに印加される。Ｏｐ＿ｅｎが論理ハイである場合に、ＮＭＯＳトランジスタ３４２及び３４６はオンされ、レギュレータ回路３０４は作動する。Ｏｐ＿ｅｎが論理ローである場合に、ＮＭＯＳトランジスタ３４２及び３４６はオフされ、レギュレータ回路３０４は作動しない。]
[0029] 上述されたように、図３には、レギュレータ回路３０４に加えて、発振器３０８が表されている。発振器は、それ自体当業者によく知られており、通常は、論理ローと論理ハイとの間で周期的に振動する出力信号を供給する機能を有する。当業者に明らかなように、表される発振器３０８は、一般的にリング発振器と呼ばれる発振器であり、少なくとも幾つかの実施例で用いられる多くの潜在的に適切な発振器の１つである。] 図３
[0030] 表される発振器３０８は５つの段を有し、そのうちの最後の４段は夫々インバータ３８０を用いる。また、最初の段は、発振器３０８を初期化し且つ制御するＮＡＮＤゲート３８２を有する。出力発振信号（ＯＳＣ）は、ＯＳＣの相補体（／ＯＳＣ）を供給するためにインバータ３８６により反転される。]
[0031] ここで、図４を参照する。この詳細な回路図には、図３に示される例となるシステム構成要素の実施が、どのように、図２Ａに示されるチャージポンプシステムの第１部分に収まるのかが示されている。具体的に、ここで、ポンプ回路３０２及びレギュレータ回路３０４は夫々、Ｖｒｅａｄポンプ回路２０５及びＶｒｅａｄレギュレータ回路２１０の役割を果たす。また、ポンプ回路４０４は、３つではなく２つの段を有する点を除いてポンプ回路３０２と同じであり、別個のレギュレータによって独立に制御されるＶｒｅａｄ７ポンプ回路２０６の役割を果たす。] 図２Ａ 図３ 図４
[0032] 従って、ポンプ回路３０２と同様に、表されるポンプ回路４０４は、互いにソース−ドレイン間で接続されている複数のＮＭＯＳトランジスタ４１２とともに、ポンプ回路４０４の出力に電気的に接続されているスイッチのチェーン回路の一方の端部にあるＦＥＴソース４１３と、ＮＭＯＳトランジスタ４１６のソース４１５に電気的に接続されている前記チェーン回路の他方の端部にあるＦＥＴドレイン４１４とを有する。ＮＭＯＳトランジスタ４１６のドレイン４１８は、ポンプ回路３０２の出力に電気的に接続されている。表される例で、信号Ｐｇ＿ｒｅａｄ、レベルシフタ４２２及びＮＭＯＳトランジスタ４１６は、ＰＭＯＳを介するＶＤＤからの又はＮＭＯＳを介するＶＳＳからの如何なる逆電圧降下も妨げる働きをする。レベルシフタ４２２に関して、当然に、それは、ＮＭＯＳトランジスタ４１６のゲート４２３で高電圧を供給するよう、ＰＭＯＳのソース電圧として、以前に昇圧された電圧レベルを供給される。ＮＭＯＳトランジスタ４１６は、ＰＭＯＳがポンプ回路で使用され得ない場合に、ＰＭＯＳトランジスタの代わりに使用される。これは、高められたレベルが、ＰＭＯＳがオンされるほど、ＶＤＤより高いためである。]
[0033] 表されるポンプ回路４０４は、更に、第１の数の多数のキャパシタ４２７（表される例では２つであるが、他の例では、キャパシタの数は何らかの他の適切な数であってよい。）と、第２の同数のキャパシタ４３０とを有する。ＯＳＣ＿ｒｅａｄがバッファ４３６を介してキャパシタ４２７の第１端子に供給され、同様に、ＯＳＣ＿ｒｅａｄの相補体（／ＯＳＣ＿ｒｅａｄ）がバッファ４３８を介してキャパシタ４３０の第１端子に供給される。キャパシタ４２７及び４３０の他方の端子の夫々は、ＮＭＯＳトランジスタ４１２のゲートの異なる１つに接続されている。]
[0034] 更に、図４には、レギュレータ回路４４０が表されている。表される例に関して、Ｖｒｅａｄ７は、Ｖｒｅａｄより大きい２つのＮＭＯＳＶｔｎレベルでありレギュレータ回路４４０は、ここで説明されるように、Ｖｒｅａｄ７をそのレベルへ至らせる。最初に、チャージポンプ回路３０２の出力からノード４４２へと、ＮＭＯＳトランジスタ４１６を介して電圧降下Ｖｔｎがある。これは、ノード４４２での電圧レベルをＶｒｅａｄ−Ｖｔｎへ至らせる。次に、ノード４４６での電圧は、レギュレータ回路４４０が直列に接続された３つのダイオード構成ＮＭＯＳトランジスタを有することから、ノード４４２での電圧より大きい３つのＮＭＯＳレベルＶｔｎである。従って、Ｖｒｅａｄ７ポンプ回路の電圧出力は、ノード４４６での電圧であり、Ｖｒｅａｄ−Ｖｔｎ＋３ｔｎである。これは、Ｖｒｅａｄより大きい２つのＮＭＯＳＶｔｎレベルに等しい。] 図４
[0035] ここで、図５を参照する。図５は、図３及び４に示される例となるシステム構成要素実施が、どのように、チャージポンプシステムの残りの部分（図４に図示されず。）で先と同じく使用され得るのかを示している。具体的に、表される例は、ポンプ回路４０４及びレギュレータ回路３０４が夫々Ｖｐａｓｓポンプ回路及びＶｐａｓｓレギュレータ回路として用いられてよいことを示す。表される例は、更に、レギュレータ回路３０４がＶｅｒａｓｅレギュレータ回路として用いられてよいことを示す。しかし、Ｖｅｒａｓｅレギュレータ回路の抵抗素子は、例えば、Ｖｐａｓｓレギュレータ回路のような、チャージポンプシステムの他のレギュレータ回路とは異なる抵抗値を有する。当然、正確な抵抗値は、経験のない当業者によって決定され得、関連する高電圧レベルが調整されることに依存して変化する。] 図３ 図４ 図５
[0036] 表される例は、更に、ポンプ回路４０４がＶｅｒａｓｅポンプ回路として用いられてよいことを示す。Ｖｅｒａｓｅポンプ回路に関して、ポンプ回路３０２が用いられてよい。]
[0037] 更に図５を参照すると、Ｖｐｇｍレギュレータ回路５０２はレギュレータ回路３０４と同じである。しかし、それは付加的な回路（トリミング制御回路）５０８を有する。レギュレータ回路５０２は、選択されているページのセルプログラム状態及びプログラムサイクルに依存した値をとるＶｐｇｍ電圧の可変性のために、この付加的な回路を有する。] 図５
[0038] Ｖｐｇｍ電圧は、１６個の制御信号ＴＲＭ＿ｐｇｍ＜１５：０＞により変更される。少なくとも幾つか例で、ＴＲＭ＿ｐｇｍ＜１５：０＞の中の１つのみがどの時点でも論理ハイであり、残りの１５個の制御信号は論理ローである。ＴＲＭ＿ｐｇｍ［１５］が論理ハイである場合に、ＮＭＯＳトランジスタ５１２１５はオンされ、全ての抵抗５１６１５〜５１６０は短絡される。引き続き、ＴＲＭ＿ｐｇｍ［１４］が論理ハイである場合に、ＮＭＯＳトランジスタ５１２１４はオンされ、抵抗５１６１４〜５１６０（言い換えると、抵抗５１６１５を除く全ての抵抗）は短絡される。表１は、ＴＲＭ＿ｐｇｍ＜１５：０＞の中の選択された１つが論理ハイであり且つ残りの制御信号が論理ローである場合に、抵抗５１６１５〜５１６０のうちどれが短絡されるのかを記載する。]
[0039] 実施例に従うページ読出動作のための電圧レベルＶｒｅａｄ及びＶｒｅａｄ７の生成に関する記載に関連して、図６〜８を参照する。最初に、Ｖｐｇｍ及びＶｅｒａｓｅはページ読出動作に必要とされず、従って、図６に示されるポンプ回路２６５及び２６６は使用されない。また、Ｖｐａｓｓはページ読出動作に必要とされないので、ポンプ回路２０７も使用されない。後述される電圧レベルＶｒｅａｄ、Ｖｒｅａｄ７及び他の生成に関して、かかる生成は、ポンピングのループ動作と電圧レベルの調整とに基づいて実行される。] 図６ 図７ 図８
[0040] 表されるチャージポンプシステムで、ページ読出動作のための電圧レベルＶｒｅａｄ及びＶｒｅａｄ７の生成に関連して作動する回路にはポンプ回路２０５及び２０６、レギュレータ回路２１０、発振器回路７０２、並びにレベルシフタ回路７０４がある。また、信号Ｐｇ＿ｒｅａｄは論理ハイである。]
[0041] 電圧レベルＶｒｅａｄ及びＶｒｅａｄ７の生成の間、レギュレータ回路２１０はＶｒｅａｄ電圧レベルのモニタリングを開始する。このとき、ノードｖｃｔ＿ｒｄが論理ハイである場合は、発振器７０２はイネーブルにされ、ノードｖｃｔ＿ｒｄが論理ローである場合は、発振器７０２は無効にされる。このように、ＶｒｅａｄがＶｒｅａｄレギュレータ回路によって定められる目標レベルに達しない場合は、ノードｖｃｔ＿ｒｄは論理ハイになり、発振器７０２が２つの出力発振信号（ＯＳＣ＿ｒｅａｄ及び／ＯＳＣ＿ｒｅａｄ。これらは、発振器７０２が無効にされる場合に、夫々、論理ハイ及び論理ローで固定される。）を生成することを可能にする。目下記載されている実施例の電圧生成中のＯＳＣ＿ｒｅａｄ及び／ＯＳＣ＿ｒｅａｄについての信号遷移は、図８のタイミング図に表されている。タイミング図から分かるように、Ｖｒｅａｄポンプ回路及びＶｒｅａｄ７ポンプ回路は、ＯＳＣ＿ｒｅａｄ及び／ＯＳＣ＿ｒｅａｄが論理ローと論理ハイとの間で振動している場合に、生成される電圧を増大させるよう動作する。] 図８
[0042] １つの例で、Ｖｒｅａｄは、約５．５Ｖの電圧レベルへと調整される。他の例で、Ｖｒｅａｄは、何らかの他の適切な電圧へと調整されてよい。上述されるように、Ｖｒｅａｄ７は、Ｖｒｅａｄを上回る２つのＮＭＯＳＶｔｎレベルである。また、当業者に明らかなように、Ｖｒｅａｄ７は、ＮＭＯＳスイッチ閾値電圧降下に起因するＶｒｅａｄ電圧レベルの損失を伴うことなくＶｒｅａｄをワードラインに伝送するために使用される。]
[0043] ここで、実施例に従うページプログラム動作のための電圧レベルＶｐｇｍ及びＶｐａｓｓの生成についての記載に関連して図６、７及び９を参照する。最初に、Ｖｒｅａｄ及びＶｅｒａｓｅはページプログラム動作に必要とされず、従って、夫々図７及び６に示されるポンプ回路２０６及び２６６は使用されない。また、Ｖｐｇｍに関して、その電圧レベルは、当業者に理解されるように、選択されたページのプログラム状態に依存して変化する。従って、それは、先に説明されたように、ＴＲＭ＿ｐｇｍ＜１５：０＞信号によって制御される可変なレベルを有する。] 図６ 図７
[0044] このとき、Ｖｐａｓｓ電圧に関して、１つの例で、これは約７．０Ｖである。他の例で、Ｖｐａｓｓは何らかの他の適切な電圧であってよい。Ｖｒｅａｄポンプ回路２０５は、Ｖｒｅａｄレギュレータ回路２１０をイネーブルとすることなくＶｐａｓｓの生成において使用され、高められた電圧レベルＶｒｅａｄ−ＶｔｎはＶｐａｓｓポンプ回路２０７へのソース電圧レベルとして使用される。]
[0045] このように、１より多い高電圧の生成に関連して、ポンプ回路、目下記載されている例ではＶｒｅａｄポンプ回路２０５の共有使用がなされる。少なくとも幾つかの例で、共有されるポンピング動作は、以下、ｉ）ポンプ回路のより良い効率、及びｉｉ）より小さいチップに変わるポンプ回路の面積の低減を達成することができる。また、当業者に明らかなように、Ｖｒｅａｄが生成されてデコーディングブロックへ伝送されるが、これは、行（row）メモリブロックのデコードディング動作に関してページプログラム動作に影響を及ぼすことなく行われ得る。]
[0046] 当然、Ｖｃｔ＿ｐｓ（Ｖｐａｓｓレギュレータ回路２１１の出力ノードでの電圧）はＶｐａｓｓのレベルによって独立して制御される。Ｖｃｔ＿ｐｓが論理ハイである場合に、発振器７０８は、出力発振信号ＯＳＣ＿ｐａｓｓ及び／ＯＳＣ＿ｐａｓｓの生成を可能にされる。それに反して、Ｖｃｔ＿ｐｓが論理ローである場合に、発振器７０８は無効にされ、ＯＳＣ＿ｐａｓｓ及び／ＯＳＣ＿ｐａｓｓは夫々論理ハイ及び論理ローで固定される。]
[0047] また、当然、Ｖｃｔ＿ｐｇ（Ｖｐｇｍレギュレータ回路２７０の出力ノードでの電圧）はＶｐｇｍによって独立して制御される。Ｖｃｔ＿ｐｇが論理ハイである場合に、発振器６０２は、出力発振信号ＯＳＣ＿ｐｇｍ及び／ＯＳＣ＿ｐｇｍの生成を可能にされる。それに反して、Ｖｃｔ＿ｐｇが論理ローである場合に、発振器６０２は無効にされ、ＰＳＣ＿ｐｇｍ及び／ＯＳＣ＿ｐｇｍは夫々論理ハイ及び論理ローで固定される。]
[0048] 図９のタイミング図から分かるように、Ｖｐａｓｓポンプ回路は、ＯＳＣ＿ｐａｓｓ及び／ＯＳＣ＿ｐａｓｓが論理ローと論理ハイとの間で振動している場合に、生成される電圧を増大させるよう動作し、また、Ｖｐｇｍポンプ回路は、ＰＳＣ＿ｐｇｍ及び／ＯＳＣ＿ｐｇｍが論理ローと論理ハイとの間で振動している場合に、生成される電圧を増大させるよう動作する。] 図９
[0049] ここで、実施例に従う消去動作のための電圧レベルＶｅｒａｓｅ及びＶｐｇｍの生成についての記載に関連して図６、７及び１０を参照する。最初に、Ｖｒｅａｄ、Ｖｒｅａｄ７及びＶｐａｓｓは消去動作に必要とされず、従って、図７に示されるポンプ回路２０５〜２０７は使用されない。] 図６ 図７
[0050] このとき、Ｖｅｒａｓｅ電圧に関して、Ｖｐｇｍポンプ回路２６５は、Ｖｐｇｍレギュレータ回路２７０をイネーブルとすることなくＶｅｒａｓｅの生成において使用され、高められた電圧レベルＶｐｇｍ−ＶｔｎはＶｅｒａｓｅポンプ回路へのソース電圧レベルとして使用される。Ｖｅｒａｓｅ電圧に関連する消去動作が行われる場合に、Ｖｐｇｍは、取り得る電圧値の範囲を有して如何なる一定値に設定されてもよい。少なくとも１つの例で、その一定値は１２．０Ｖから１８．０Ｖの間である。]
[0051] このように、１より多い高電圧の生成に関連して、ポンプ回路、目下記載されている例ではＶｐｇｍポンプ回路２６５の共有使用がなされる。少なくとも幾つかの例で、共有されるポンピング動作は、以下、ｉ）ポンプ回路のより良い効率、及びｉｉ）より小さいチップに変わるポンプ回路の面積の低減を達成することができる。また、当業者に明らかなように、Ｖｐｇｍが生成されてデコーディングブロックへ伝送されるが、これは、関連する行（row）デコーディング論理ブロックのデコードディング動作に関してページプログラム動作に影響を及ぼすことなく行われ得る。]
[0052] 当然、Ｖｃｔ＿ｅｓ（Ｖｅｒａｓｅレギュレータ回路２７１の出力ノードでの電圧）は、Ｖｅｒａｓｅのレベルによって独立して制御される。Ｖｃｔ＿ｅｓが論理ハイである場合に、発振器６０８は、出力発振信号ＯＳＣ＿ｅｒａｓｅ及び／ＯＳＣ＿ｅｒａｓｅの生成を可能にされる。それに反して、Ｖｃｔ＿ｅｓが論理ローである場合に、発振器６０８は無効にされ、ＯＳＣ＿ｅｒａｓｅ及び／ＯＳＣ＿ｅｒａｓｅは夫々論理ハイ及び論理ローで固定される。図１０のタイミング図から分かるように、Ｖｅｒａｓｅポンプ回路はＯＳＣ＿ｅｒａｓｅ及び／ＯＳＣ＿ｅｒａｓｅが論理ローと論理ハイとの間で振動している場合に、生成される電圧を増大させるよう動作する。] 図１０
[0053] 幾つかの例で、チャージポンプシステムの一部における同様のポンプ回路の多くは、更なるドライビング機能に並列に接続される。これは、例えば、関連する電圧生成のために満足されるべき高電流要求を容易にしうる。]
[0054] 改善された不揮発性メモリデバイスの提供に加えて、通常、本発明は、改善されたメモリシステムを提供することができる。図１１は、前述の実施例に従うチャージポンプシステムを有するメモリデバイス１１０４を有するメモリシステム１１００を表す。便宜上、ただ１つのメモリデバイス１１０４しか示されない。しかし、留意すべきは、幾つかの例で、メモリシステム１１００は複数のメモリデバイスを有してよい。かかるメモリデバイスの幾つか又は全てはメモリデバイス１１０４と同じであってよい。] 図１１
[0055] メモリデバイス１１０４は、チャージポンプシステムが含まれうる周辺回路領域又は部分１１０８を有する。メモリデバイス１１０４は、更に、データを記憶するメモリセルのアレイを有するフラッシュメモリ１１１２を有する。フラッシュメモリ１１１２は、周辺回路領域１１０８と同じメモリデバイス１１０４の部分にない。メモリコントローラ１１２０は、フラッシュメモリ１１１２へコマンドを送るとともに、当業者に明らかなメモリシステム１１００内の他の機能を有する。]
[0056] 以上の実施例の詳細な記載に記載される種々の回路及び回路構成要素は、電気信号に対して既知の動作を実行する類のものであると考えられてよい。当業者は、代替の回路又は回路構成要素が信号に対して同じ動作を提供するので、かかる代替の回路又は回路構成要素等価であると認められるとの認識を有する。]
[0057] また、回路図が呈示され且つここで記載されている幾つかの例で、実施例の理解に十分関与しない特定の詳細は、ここで開示される発明特徴を不明りょうにしないように省略されていることがある。]
[0058] 記載される実施形態の特定の適応及び変形が行われてよい。従って、上記の実施形態は例示であって限定ではないと考えられる。]

权利要求:

請求項1
第１電圧レベルにある第１電圧をデバイス内で供給するよう構成されるデバイスであって、データを記憶する不揮発性メモリを有する第１部分と、少なくとも第１ポンプ回路及び第２ポンプ回路を有し、周辺回路部である第２部分とを有し、前記第１ポンプ回路は、前記第１電圧を受け取って、当該第１ポンプ回路の出力で、前記第１電圧レベルより高い第２電圧レベルにあり、前記不揮発性メモリに関連する第１タイプのメモリ動作を実行するのに必要とされる第２電圧を生成し、前記第２ポンプ回路は、前記第１ポンプ回路に結合される入力を有し、前記第１電圧より大きい電圧から高めるよう前記第１ポンプ回路を協働して用いて、前記第２電圧レベルより高い第３電圧レベルにあり、前記不揮発性メモリに関連する第２タイプのメモリ動作を実行するのに必要とされる第３電圧を生成する、デバイス。
請求項2
前記不揮発性メモリはフラッシュメモリを有する、請求項１記載のデバイス。
請求項3
前記フラッシュメモリはメモリセルのアレイを有する、請求項２記載のデバイス。
請求項4
前記第２ポンプ回路は、前記第２電圧レベルより小さい１つのトランジスタ閾値電圧から高める、請求項１乃至３のうちいずれか一項記載のデバイス。
請求項5
前記第１タイプのメモリ動作は読出動作であり、前記第２タイプのメモリ動作はプログラム動作である、請求項１乃至３のうちいずれか一項記載のデバイス。
請求項6
前記第１タイプのメモリ動作はプログラム動作を有し、前記第２タイプのメモリ動作は消去動作を有する、請求項１乃至３のうちいずれか一項記載のデバイス。
請求項7
前記第２部分は、第１レギュレータ回路及び第２レギュレータ回路を更に有し、前記第１レギュレータ回路は前記第１ポンプ回路の出力に結合され、前記第２レギュレータ回路は前記第２ポンプ回路の出力に結合される、請求項１乃至６のうちいずれか一項記載のデバイス。
請求項8
前記第２部分は、第１レギュレータ回路及び第２レギュレータ回路を更に有し、前記第１レギュレータ回路は前記第１ポンプ回路の出力に結合され、前記第２レギュレータ回路は前記第２ポンプ回路の出力に結合され、前記第１レギュレータ回路は、少なくとも２つの分圧器と、演算増幅器とを有する、請求項１乃至３のうちいずれか一項記載のデバイス。
請求項9
前記第１ポンプ回路及び前記第２ポンプ回路のうち少なくとも１つは、受信される発振信号が論理ローと論理ハイとの間で振動している場合に、自身から生成される電圧を増大させるよう構成される、請求項１乃至８のうちいずれか一項記載のデバイス。
請求項10
第１電圧レベルにある第１電圧より高い電圧を生成するシステムであって、第１トランジスタ・チェーン回路を有し、該第１チェーン回路の端部で前記第１電圧を受け、前記第１電圧レベルより高い第２電圧レベルにある第２電圧を前記第１チェーン回路の反対の端部で生成する第１チャージポンプ回路と、第２トランジスタ・チェーン回路を有し、該第２チェーン回路の端部で、前記第２電圧より小さい少なくも１つのトランジスタ閾値電圧である第３電圧レベルにある第３電圧を受け、前記第２電圧レベルより高い第４電圧レベルにある第４電圧を前記第２チェーン回路の反対の端部で生成する第２チャージポンプ回路と、レベルシフトされた電圧を出力する出力を有するレベルシフタと、前記レベルシフタの前記出力に結合される制御端子を有し、前記レベルシフトされた電圧に基づいて、前記第１チャージポンプ回路の出力が前記第２チャージポンプ回路の入力と通じるかどうかを制御するスイッチとを有するシステム。
請求項11
前記スイッチは、第１導電電極及び第２導電電極を有するトランジスタを有し、前記第１導電電極は、前記第１チェーン回路の前記反対の端部と導通し、前記第２導電電極は、前記第２チェーン回路の前記端部と導通する、請求項１０記載のシステム。
請求項12
第１レギュレータ回路及び第２レギュレータ回路を更に有し、前記第１レギュレータ回路は前記第１チェーン回路の前記反対の端部に結合され、前記第２レギュレータ回路は前記第２チェーン回路の前記反対の端部に結合される、請求項１１記載のシステム。
請求項13
前記第１レギュレータ回路は、２つの分圧器と、演算増幅器とを有する、請求項１２記載のシステム。
請求項14
前記第１レギュレータ回路はトリミング制御回路を有する、請求項１２記載のシステム。
請求項15
データを記憶する不揮発性メモリを有する第１部分と、少なくとも第１ポンプ回路及び第２ポンプ回路を有する第２部分とを有するデバイスで電圧を生成する方法であって、前記デバイス内で、第１電圧レベルにある第１電圧を前記第１ポンプ回路に供給するステップと、前記第１ポンプ回路の出力で、前記第１電圧レベルより高い第２電圧レベルにあり、前記不揮発性メモリに関連する第１タイプのメモリ動作を実行するのに必要とされる第２電圧を生成するステップと、前記第１電圧より大きい電圧から高めるよう前記第１ポンプ回路を協働して用いることによって、前記第２ポンプ回路の出力で、前記第２電圧レベルより高い第３電圧レベルにあり、前記不揮発性メモリに関連する第２タイプのメモリ動作を実行するのに必要とされる第３電圧を生成するステップとを有する方法。
請求項16
前記不揮発性メモリはフラッシュメモリである、請求項１５記載の方法。
請求項17
前記第１タイプのメモリ動作はプログラム動作を有する、請求項１５又は１６記載の方法。
請求項18
前記プログラム動作を実行するステップを更に有する、請求項１７記載の方法。
請求項19
前記第２タイプのメモリ動作は消去動作を有する、請求項１５又は１６記載の方法。
請求項20
前記消去動作を実行するステップを更に有する、請求項１９記載の方法。
請求項21
前記第１電圧はＶＤＤである、請求項１５又は１６記載の方法。
請求項22
前記第２電圧と前記第１電圧より大きい前記電圧との間には少なくとも１つのトランジスタ閾値電圧差が存在する、請求項１５又は１６記載の方法。
請求項23
メモリコントローラと、第１電圧レベルにある第１電圧を内部で供給するよう構成される少なくとも１つのメモリデバイスとを有し、前記メモリコントローラは前記メモリデバイスと通信し、前記メモリデバイスは、前記メモリコントローラから当該メモリデバイスによって受信されるデータを記憶する不揮発性メモリを有する第１部分と、少なくとも第１ポンプ回路及び第２ポンプ回路を有し、周辺回路部である第２部分とを有し、前記第１ポンプ回路は、前記第１電圧を受け取って、当該第１ポンプ回路の出力で、前記第１電圧レベルより高い第２電圧レベルにあり、前記不揮発性メモリに関連する第１タイプのメモリ動作を実行するのに必要とされる第２電圧を生成し、前記第２ポンプ回路は、前記第１ポンプ回路に結合される入力を有し、前記第１電圧より大きい電圧から高めるよう前記第１ポンプ回路を協働して用いて、前記第２電圧レベルより高い第３電圧レベルにあり、前記不揮発性メモリに関連する第２タイプのメモリ動作を実行するのに必要とされる第３電圧を生成する、装置。
請求項24
前記不揮発性メモリはフラッシュメモリを有する、請求項２３記載の装置。
請求項25
前記フラッシュメモリはメモリセルのアレイを有する、請求項２４記載の装置。
請求項26
前記第２ポンプ回路は、前記第２電圧レベルより小さい１つのトランジスタ閾値電圧から高める、請求項２３乃至２５のうちいずれか一項記載の装置。
請求項27
前記第１タイプのメモリ動作は読出動作であり、前記第２タイプのメモリ動作はプログラム動作である、請求項２３乃至２５のうちいずれか一項記載の装置。
請求項28
前記第１タイプのメモリ動作はプログラム動作を有し、前記第２タイプのメモリ動作は消去動作を有する、請求項２３乃至２５のうちいずれか一項記載の装置。
請求項29
前記第２部分は、第１レギュレータ回路及び第２レギュレータ回路を更に有し、前記第１レギュレータ回路は前記第１ポンプ回路の出力に結合され、前記第２レギュレータ回路は前記第２ポンプ回路の出力に結合される、請求項２３乃至２８のうちいずれか一項記載の装置。
請求項30
前記第２部分は、第１レギュレータ回路及び第２レギュレータ回路を更に有し、前記第１レギュレータ回路は前記第１ポンプ回路の出力に結合され、前記第２レギュレータ回路は前記第２ポンプ回路の出力に結合され、前記第１レギュレータ回路は、少なくとも２つの分圧器と、演算増幅器とを有する、請求項２３乃至２５のうちいずれか一項記載の装置。
請求項31
前記第１ポンプ回路及び前記第２ポンプ回路のうち少なくとも１つは、受信される発振信号が論理ローと論理ハイとの間で振動している場合に、自身から生成される電圧を増大させるよう構成される、請求項２３乃至３０のうちいずれか一項記載の装置。
請求項32
半導体チップ内で、第１電圧レベルにある第１電圧を第１ポンピング手段に供給する電圧供給手段と、前記第１ポンピング手段の出力で、前記第１電圧レベルより高い第２電圧レベルにあり、前記半導体チップの不揮発性メモリに関連する第１タイプのメモリ動作を実行するのに必要とされる第２電圧を生成する第１電圧生成手段と、前記第１電圧より大きい電圧から高めるよう前記第１ポンピング手段を協働して用いることによって、第２ポンピング手段の出力で、前記第２電圧レベルより高い第３電圧レベルにあり、前記不揮発性メモリに関連する第２タイプのメモリ動作を実行するのに必要とされる第３電圧を生成する第２電圧生成手段とを有する装置。